Ricerca Resilient Computing LabProjectsActive ProjectsSPARTA

SPARTA

Sono previste due macro attività:

•  Attività relative a "Analisi e modellazione della fenomenologia di guasto degli elementi di processazione sul modello delay fault e selezione dei cammini rilevanti".
  Sarà analizzato un circuito digitale basato su tecnologia FinFET, quindi soggetto a path delay faults, con l'obiettivo di: i) individuare il contributo di fattori fisici, strutturali e funzionali all'invecchiamento e al conseguente verificarsi di guasti; ii) definire un modello stocastico parametrico e configurabile per l'analisi della probabilità di guasto "path delay".
• Attività relative a "Validazione della metodologia proposta".
  Sarà validata la strategia di selezione e raggruppamento definita nella precedente attività. In particolare, la validazione consiste nel provare che l'insieme di cammini selezionato tramite la strategia di raggruppamento (S) è effettivamente composto dai cammini che determinano il fallimento (F) del processore con probabilità P(S | F) circa uguale ad 1.